时钟发生器设计

    时钟发生器 clk_gen 利用外来时钟信号clk 来生成一系列时钟信号clk1、clk2、clk4、fetch、alu_clk 送往CPU的其他部件。其中fetch是外来时钟 clk 的八分频信号。利用fetch的上升沿来触发CPU控制器开始执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址。产生的时钟信号clk1送往寄存器与状态控制器，时钟信号clk2送往数据控制器与状态控制器，alu_clk 则用于触发算术逻辑运算单元。